时钟电路是数字电路的重要组成部分,其电磁兼容设计是一个复杂的问题。时钟电路运作频率极高，容易产生电磁波噪声，若要抑制电磁波噪声的产生，必须考虑下列几点：

1、为了进一步降低顶层时钟信号线的EMI，最好是在时钟线两侧并行布上地线。

时钟信号使用4mil到8mil的布线宽度，由于窄的信号线更容易增加高频信号衰减，并降低信号线之间的电容性耦合。

2、尽量满足阻抗匹配。绝大多数情况下，阻抗不匹配会引起反射，而且信号完整性也主要取决于阻抗匹配。

3、时钟信号布线不能并行走得太长，否则会产生串扰从而导致EMI增大。一个较好的办法是确保这些线之间的间距不小于线宽。

4、尽量使SD-CLK的走线短，直，并在两旁用大于2倍SD-CLK的线宽包地（3-W原则），并挨着打过空。
5、在整个SDRAM和CPU之间的走线外面，包2MM宽地，并打过孔。时钟信号引线最容易产生电磁辐射干扰，走线时应与地线回路相靠近。

6、SDRAM时钟信号：时钟信号频率较高，为避免传输线效应，按照工作频率达到或超过75MHz时布线长度应在1000mil以内的原则及为避免与相邻信号产生串扰，走线长度不超过1000mil，线宽10mil，内部间距5mil，外部间距30mil，要求差分布线，精确匹配差分对走线，误差允许在20mil以内。

7、在时钟线路中采用滤波电容 

8、在高速的电路中采用时钟扩频技术

9、时钟输出布线时不要采用向多个器件直接串行地连接（称为菊花式连接）；而应该经时钟缓冲器分发后向多个器件直接提供时钟信号。

 

只要在电路设计上遵守这些简单的规则，就可以最低的成本和最短的时间内有效地控制电磁波辐射，助你快速通过各种的认证,提高产品的竞争力。